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11
2024
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06
芯聞動態|混合鍵合，太重要了！
作者:
來源：內容由半導體芯聞（ID:MooreNEWS）IEEE
上周，在IEEE 電子元件和技術會議 (ECTC) 上，研究人員推動了一項對尖端處理器和內存至關重要的技術的最新進展。這項技術被稱為混合鍵合，將兩個或多個芯片在同一封裝內堆疊在一起，盡管曾經定義摩爾定律的傳統晶體管縮小速度總體放緩，但芯片制造商仍可以增加處理器和內存中的晶體管數量。
來自主要芯片制造商和大學的研究小組展示了各種來之不易的改進，其中包括應用材料、Imec、英特爾和索尼等公司的研究成果，這些成果可能使3D 堆疊芯片之間的連接密度達到創紀錄的水平，每平方毫米硅片上的連接數量約為 700 萬個。
英特爾的Yi Shi告訴 ECTC 的工程師們， 由于半導體進步的新性質，所有這些連接都是必要的。正如英特爾技術開發總經理 Ann Kelleher在 2022 年向IEEE Spectrum解釋的那樣，摩爾定律現在受一個稱為系統技術協同優化（STCO）的概念支配。在STCO中，芯片的功能（例如緩存、輸入/輸出和邏輯）被分離出來，并使用針對每個功能的最佳制造技術來制造。
然后，混合鍵合和其他先進的封裝技術可以將它們重新組裝起來，使它們像整塊硅片一樣工作。但這只有在高密度連接的情況下才能實現，這種連接可以在幾乎沒有延遲或能耗的情況下在硅片之間傳送比特。
混合鍵合并不是目前唯一一種先進的封裝技術，但它提供了最高密度的垂直連接。Besi 公司技術高級副總裁Chris Scanlan表示，混合鍵合在 ECTC 上占據主導地位，約占所展示研究的五分之一，該公司的工具是多項突破的幕后推手。
在混合鍵合中，銅焊盤構造在每個芯片的頂面上。銅被絕緣層（通常是氧化硅）包圍，焊盤本身略微凹進絕緣層表面。氧化物經過化學改性后，將兩個芯片面對面壓在一起，使凹進的焊盤相互對齊。然后慢慢加熱這個夾層，使銅膨脹到間隙處，連接兩個芯片。
混合鍵合既可以將單個芯片連接到一個裝滿更大尺寸芯片的晶圓上，也可以用于將兩個裝滿相同尺寸芯片的晶圓粘合在一起，后者比前者更為成熟，部分原因是它在相機芯片中的應用。例如，Imec 報告了一些有史以來最密集的晶圓對晶圓 (WoW) 鍵合，鍵合距離（或間距）僅為 400 納米。同一研究中心在芯片對晶圓 (CoW) 場景中實現了 2 微米間距。（當今商用芯片的連接間距約為 9 微米。）
“有了設備，晶圓與晶圓之間的對齊比芯片與晶圓之間的對齊更容易。大多數微電子工藝都是針對 [整片] 晶圓進行的，” 法國研究機構 CEA Leti 集成與封裝科學負責人Jean-Charles Souriau表示。然而，芯片對晶圓（或芯片到晶圓）技術在高端處理器（如 AMD 的 Epyc 系列）中大放異彩，該技術用于組裝其先進 CPU 和AI 加速器中的計算核心和緩存內存。
為了推動兩種方案的間距越來越緊密，研究人員專注于使表面稍微平坦一些，使粘合的晶圓更好地粘在一起，并減少整個過程的時間和復雜性。做好這一切最終可能意味著芯片設計方式的革命。
在報告中，我們看到了最緊密間距（500 納米至 360 納米）的晶圓對晶圓 (WoW) 研究，它們都在一件事上投入了大量精力：平整度。要以 100 納米級的精度將兩片晶圓結合在一起，整個晶圓必須幾乎完全平整。如果它彎曲或扭曲，整個材料部分就無法連接。
使晶圓平整是一項稱為化學機械平坦化（CMP）的工藝。它通常是芯片制造的關鍵，尤其是生產晶體管上方互連層的工藝部分。
Souriau 表示：“CMP 是我們必須控制的混合鍵合關鍵參數。”本周在 ECTC 上展示的結果將 CMP 提升到了一個新的水平，不僅使整個晶圓變平整，還將銅墊之間的絕緣層的圓度降低到納米級，以確保更好的連接。
其他研究則側重于確保這些扁平部件能夠足夠牢固地粘合在一起，方法是試驗不同的表面材料，例如用碳氮化硅代替氧化硅，或者使用不同的方案來化學激活表面。最初，當晶圓或芯片被壓在一起時，它們會通過相對較弱的氫鍵固定在一起，而重點是確保在粘合和后續步驟之間一切都保持原位。然后，粘合的晶圓和芯片會慢慢加熱（這一過程稱為退火），以形成更強的化學鍵。這些鍵到底有多強——以及如何弄清楚——是 ECTC 大量研究的主題。
最終的鍵合強度也部分來自于銅連接。退火步驟使銅擴展到間隙上，形成導電橋。三星的 Seung Ho Hahn解釋說，控制間隙的大小是關鍵。間隙太大，銅就無法連接。間隙太小，就會將晶圓推開。這是一個納米級的問題，Hahn 報告了一種新化學工藝的研究，希望通過一次蝕刻掉一個原子層的銅來實現這一點。
連接的質量也很重要。即使在銅膨脹之后，大多數方案也表明金屬的晶粒邊界不會從一側跨越到另一側。這種跨越降低了連接的電阻，并應能提高其可靠性。日本東北大學的研究人員報告了一種新的冶金方案，該方案最終可以生成跨越邊界的大型單晶銅。“這是一個巨大的變化，” 東北大學副教授 Takafumi Fukushima說。“我們現在正在分析其背后的原因。”
其他實驗則側重于簡化混合鍵合工藝。一些實驗試圖降低形成鍵合所需的退火溫度（通常約為 300 °C），其動機是降低長時間加熱對芯片造成損壞的風險。應用材料公司的研究人員介紹了一種可以大幅縮短退火時間的方法的進展——從數小時縮短到僅 5 分鐘。
晶圓上芯片 (CoW) 混合鍵合目前對工業界更有用：它允許芯片制造商將不同大小的芯片堆疊在一起，并在將每個芯片綁定到另一個芯片之前對其進行測試，確保它們不會因單個有缺陷的部件而導致昂貴的 CPU 發生致命故障。
但 CoW 具有 WoW 的所有困難，而且緩解困難的選項較少。例如，CMP 旨在使晶圓平整，而不是使單個芯片平整。一旦芯片從源晶圓上切下并經過測試，就很難再提高其鍵合準備度。
盡管如此，英特爾報告的 CoW 混合鍵合間距為 3 微米，而 Imec 則實現了 2 微米，這主要是通過使轉移的芯片在仍附著在晶圓上時非常平坦，并保持其在后續過程中格外清潔來實現的。這兩個團隊的努力都使用等離子蝕刻來切割芯片，而不是使用專用刀片的常規方法。等離子不會導致邊緣碎裂，從而產生干擾連接的碎屑。它還允許 Imec 團隊塑造芯片，制作倒角，以減輕可能破壞連接的機械應力。
多位研究人員向IEEE Spectrum表示， CoW 混合鍵合對于高帶寬存儲器（HBM）的未來至關重要。HBM 是控制邏輯芯片頂部的 DRAM 芯片堆棧，目前高度為 8 到 12 個芯片。HBM 通常與高端 GPU 放在同一個封裝中，對于提供運行ChatGPT等大型語言模型所需的海量數據至關重要。如今，HBM 芯片采用所謂的微凸塊技術堆疊，其中每層之間的微小焊球被有機填充物包圍。
但隨著人工智能進一步推動內存需求，DRAM 制造商希望在 HBM 芯片中實現 20 層或更多層。然而，微凸塊占用的體積意味著這些堆棧很快就會太高，無法與 GPU 一起封裝。混合鍵合不僅可以縮小 HBM 的高度，還可以使封裝中的多余熱量更容易排出，因為其層之間的熱阻更小。
在 ECTC 上，三星工程師展示了一種混合鍵合方案，可以制作 16 層 HBM 堆棧。三星高級工程師 Hyeonmin Lee 表示：“我認為使用這項技術可以制作超過 20 層的堆棧。”
其他新的 CoW 技術可能有助于將混合鍵合引入高帶寬內存。Souriau 表示，盡管 CEA Leti的研究人員沒有在 ECTC 上展示這方面的研究，但他們正在研究所謂的自對準技術。這將有助于使用化學過程確保 CoW 連接。每個表面的某些部分將變得疏水，某些部分將變得親水，從而使表面能夠自動滑入到位。
在 ECTC，日本東北大學和雅馬哈機器人公司的研究人員報告了類似方案的研究，利用水的表面張力在實驗性 DRAM 芯片上對準 5 微米焊盤，精度優于 50 納米。
研究人員幾乎肯定會繼續推動混合鍵合連接的間距。臺積電系統探索項目經理Han-Jong Chia告訴 ECTC 的工程師們，200 納米 WoW 間距不僅是可能的，而且是可取的。臺積電計劃在兩年內推出一項名為背面供電的技術。（英特爾計劃在今年年底推出。）這項技術將芯片的粗大供電互連置于硅片之下而不是之上。臺積電研究人員計算，有了這些，最上層的互連層可以更好地連接到更小的混合鍵合鍵合焊盤。采用 200 納米鍵合焊盤的背面供電將大幅降低 3D 連接的電容，以至于能效和信號延遲的乘積將是 400 納米鍵合焊盤所能實現的乘積的九倍。
Chia 表示，在未來的某個時候，如果鍵距進一步縮小，那么“折疊”電路塊使其跨兩個晶圓構建可能變得切實可行。這樣，塊內的一些較長的連接可能會通過垂直路徑縮短，從而有可能加快計算速度并降低功耗。
而且混合鍵合可能不僅限于硅。CEA Leti 的 Souriau 表示：“如今硅對硅晶圓的開發取得了很大進展，但我們也在尋求在氮化鎵和硅晶圓以及玻璃晶圓之間進行混合鍵合……一切都在一切之上。”他的組織甚至介紹了量子計算芯片的混合鍵合研究，其中涉及對準和結合超導鈮而不是銅。
“很難說極限在哪里，”Souriau 說，“事情發展得太快了。”
參考鏈接https://spectrum.ieee.org/hybrid-bonding
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